基于数字域自校正的逐次逼近模数转换器及模数转换方法与流程

本发明涉及模拟数字转换技术领域，特别是一种基于数字域自校正的逐次逼近模数转换器及模数转换方法。

背景技术：

模数转换器作为模拟世界和数字世界的桥梁，具有非常重要的作用。而逐次逼近型模数转换器具有非常低的功耗，可以实现较高的转换精度，尽管其串行工作方式导致转换速度较慢，但其非常适合低功耗的应用，如触摸屏和无线传感网络等。

另外，随着近年来工艺的不断发展，已经大幅提高了逐次逼近转换器的转换速度，使其在高速低功耗的应用成为可能，如移动通信应用。

传统的逐次逼近模数转换器通常采用二进制权重电容阵列，随着精度的提高，电容阵列的面积和总的电容值成指数增长，而且精度越高，所需的电容匹配性能越高，也加大了所需的单位电容值，从而使得电容阵列的面积和总的电容值进一步加大。CDAC的功耗与电容值是成正比的，这意味着电容值的增加也会加大模数转换器的功耗。

为了降低传统二进制结构逐次逼近转换器的电容面积和功耗，另外一种分段结构也是常用的选择。该分段结构是将CDAC分为高位子CDAC和低位子CDAC两部分，然后通过一个耦合电容进行连接。这种方法虽然可以降低CDAC总的电容值和面积，但耦合电容的寄生电容以及低位子CDAC部分的寄生电容都会影响CDAC的线性度，而且电容的匹配性能也会影响CDAC的线性度。

综上所述，分段结构CDAC的非线性来源相比与传统二进制结构CDAC要复杂的多，为了既能够采用传统的二进制结构CDAC，又能够采用较小的单位电容，需要对二进制结构CDAC中的电容失配进行校正，从而获得较小的总的电容值和面积，较低的CDAC功耗，更好的CDAC线性度。

技术实现要素：

发明目的：为解决现有的电容失配校正方法通常采用额外的校正DAC来对主CDAC的电容失配误差进行检测和量化，从而导致增加芯片的面积的技术问题，本发明提出一种基于数字域自校正的逐次逼近模数转换器及模数转换方法，不需要额外的校正DAC即可对CDAC的电容失配误差进行检测和量化。

技术方案：为实现上述技术效果，本发明提出的技术方案为：

基于数字域自校正的逐次逼近模数转换器，包括：CDAC101、比较器102、校正控制逻辑电路103、SAR控制逻辑电路104、存储器105、加法器106和时钟电路107；其中，

CDAC101包括结构对称的正、负电容阵列支路1101、1102，正、负电容阵列支路1101、1102的高M位电容阵列构成子CDACI1201，正、负电容阵列支路1101、1102的低L位开关电容阵列构成子CDACII1202；正、负电容阵列支路1101、1102的输出端分别与比较器102的正、负输入端相连；比较器102的输出端通过开关S1与校正控制逻辑电路103的输入端相连，同时通过开关S2与SAR控制逻辑电路104的输入端相连；校正控制逻辑电路103和SAR控制逻辑电路104的输出端均与CDAC101中各电容的下极板开关控制端相连；SAR控制逻辑电路104的输出端与加法器的输入端相连，校正控制逻辑电路103的输出端通过存储器105与加法器的输入端相连；加法器106的输出信号即为校正后的数字信号；

时钟电路107产生正常转换模式时钟和校正模式时钟并分别发送给CDAC101、比较器102、开关S1、S2和校正控制逻辑电路103；

时钟电路107输出正常转换模式时钟时，CDAC101对差分输入信号Vip和Vin进行采样，开关S2闭合，比较器102以正常转换模式时钟的频率工作；校正控制逻辑电路103不工作；

时钟电路107输出校正模式时钟时，CDAC101对输入信号Vcm进行采样，开关S1闭合，比较器102以校正模式时钟的频率工作；校正控制逻辑电路103开始工作；校正工作完成后，校正控制逻辑电路103向时钟电路107反馈校正完成标志信号，时钟电路107根据校正完成标志信号将输出信号切换为正常转换模式时钟。

本发明还提出一种基于数字域自校正的逐次逼近模数转换方法，该方法包括步骤：

(1)构建上述基于数字域自校正的逐次逼近模数转换器；

(2)时钟电路107首先产生校正模式时钟，此时，开关S1闭合，CDAC101、比较器102和校正控制逻辑电路103形成的环路导通；所述模数转换器进入校正模式，对子CDACI1201中所有电容的失配误差电压进行提取并量化为误差码，其中任意一位电容的失配误差电压提取和量化包括步骤：

(2-1)预充电：校正控制逻辑电路103控制待测电容的下极板切换至第一电平GND，待测电容所在支路中其他电容的下极板切换至第三电平Vref，另一支路中所有电容的下极板切换至第一电平GND，CDAC101中所有电容上极板切换至第二电平Vcm；

(2-2)误差提取：校正控制逻辑电路103将预充电后的待测电容的下极板切换到第三电平Vref，待测电容所在支路中其他电容的下极板切换至第一电平GND，另一支路中所有电容的下极板保持在第一电平GND，CDAC(101)中所有电容上极板与第二电平Vcm断开；提取的失配误差电压Verrp为：

VDACp-VDACn＝2Verrp

其中，VDACp为正电容阵列支路(1101)的输出电压，VDACn为负电容阵列支路(1102)的输出电压；

(3)将步骤(2)中提取出的对应电容上的失配误差电压量化为误差码并储存在存储器105中；当CDACI1201中所有电容的失配误差电压均量化为误差码并储存在存储器105中后，校正控制逻辑电路103向时钟电路107反馈校正完成标志信号；时钟电路107根据校正完成标志信号产生正常转换模式时钟，使开关S2闭合，CDAC101、比较器102和SAR控制逻辑电路104形成的环路导通；

(4)SAR控制逻辑电路104控制CDAC101对差分输入模拟信号Vip和Vin采样并逐次逼近量化为L+M位原始码；

(5)若原始码中的高M位中存在某位逻辑电平为1，则从存储器中取出该位电容对应的误差码与原始码求和，求和结果即为该位电容校正后的输出码。

进一步的，所述步骤(3)中将任意一位电容的失配误差电压量化为误差码的方法为：

a)设子CDACII1202正、负支路中第l位电容分别为Cp,l、Cn,l，l∈[0,1,…,L]，Cp,L、Cn,L分别为子CDACII1202正、负支路的最高位；初始化l＝L，转入步骤b)；

b)比较器102判断输入端电压是否满足VDACp-VDACn＞0，若判断结果为是，则比较器102输出误差码DE,l为高电平，校正控制逻辑电路103根据误差码DE,l将Cn,l的下极板切换到第三电平Vref；若判断结果为否，比较器102输出误差码DE,l为低电平，校正控制逻辑电路103根据误差码DE,l将Cp,l的下极板切换到第三电平Vref；校正控制逻辑电路103将误差码DE,l在存储器中，并转入步骤c)；

c)令l＝L-1；判断是否满足l＜1，若判断结果为满足，则比较器(102)判断输入端电压是否满足VDACp-VDACn＞0，若判断结果为是，则比较器(102)输出误差码DE,0为高电平，若判断结果为否，比较器(102)输出误差码DE,0为低电平，-结束循环，存储器保存的L位逻辑电平除以2即为对应电容的误差码；否则，返回步骤b)。

进一步的，所述步骤(4)中原始码的量化方法为：

SAR控制逻辑电路104控制CDAC101中所有电容的上极板接模拟信号，下极板接第一电平GND；之后断开CDAC101中所有电容的上极板，对采样到的模拟信号进行逐次逼近量化，包括步骤：

(4-1)初始化k＝L+M-1；

(4-2)比较器102判断输入端电压是否满足VDACp-VDACn＞0，若判断结果为是，则比较器102输出逻辑电平Dk＝1，SAR控制逻辑电路104将Cn,k下极板接第三电平Vref；否则比较器102输出逻辑电平Dk＝0，SAR控制逻辑电路104将Cp,k下极板接第三电平Vref；SAR控制逻辑电路104将比较器102输出的逻辑电平保存在自带的寄存器中；转入步骤(4-3)；

(4-3)令k＝k-1，判断是否满足k＜1，若满足，则比较器(102)判断输入端电压是否满足VDACp-VDACn＞0，若判断结果为是，则比较器(102)输出逻辑电平D0＝1，否则比较器(102)输出逻辑电平D0＝0，然后SAR控制逻辑电路103输出自带寄存器中保存的L+M位逻辑电平，输出的L+M位逻辑电平即为模拟信号的原始码；若不满足，返回步骤(4-2)。

进一步的，所述CDAC101正、负支路1101、1102的末位分别设有冗余电容Cp,0和Cn,0；校正模式冗余位的量化方法为：

(5-1)在CDACI1201中任意一位电容的量化过程中，，若比较器(102)输出误差码DE,0为高电平，则Cn,0的下极板接第二电平Vcm；若比较器(102)输出误差码DE,0为低电平，则Cp,0的下极板接第二电平Vcm；

(5-2)CDAC101正、负支路1101、1102根据步骤(5-1)中冗余电容Cp,0和Cn,0下极板的接入电压形成新的输出电压和

(5-3)比较器(102)判断输入端电压是否满足若判断结果为是，则比较器(102)输出冗余位DE,0.5为高电平，否则输出冗余位DE,0.5为低电平。

进一步的，所述CDAC(101)正、负支路(1101，1102)的末位分别设有冗余电容Cp,0和Cn,0；正常转换模式冗余位的量化方法为：

(6-1)在CDACI(1201)中任意一位电容的量化过程中，，若比较器(102)输出误差码D0为高电平，则Cn,0的下极板接第二电平Vcm；若比较器(102)输出误差码D0为低电平，则Cp,0的下极板接第二电平Vcm；

(6-2)CDAC(101)正、负支路(1101，1102)根据步骤(6-1)中冗余电容Cp,0和Cn,0下极板的接入电压形成新的输出电压和

(6-3)比较器(102)判断输入端电压是否满足若判断结果为是，则比较器(102)输出冗余位D0.5为高电平，否则输出冗余位D0.5为低电平。

有益效果：

现有的电容失配校正方法通常采用额外的校正DAC来对主CDAC的电容失配误差进行检测和量化，增加了芯片的面积。与现有技术相比，本发明基于电容阵列复用的思想提出了一种基于数字域自校正的逐次逼近模数转换器及模数转换方法。在本发明的技术方案中，复用的低L位电容阵列作为校正CDAC，可以使用终端电容进一步提高误差检测和校正的精度，使得SAR ADC在精度增加时，可以采用较小的单位电容，也可以减小版图排版时互连线引入的失配误差；较小的单位电容由于工艺存在的固有失配导致的DAC非线性问题得以降低；版图排版时互连线引入的寄生电容导致的失配误差予以减小，提高了CDAC整体版图的匹配度；终端电容的使用增加了一位冗余位，进一步提高了CDAC非线性校正的精度。

附图说明

图1为基于数字域自校正的逐次逼近模数转换器电路结构图；

图2为基于数字域自校正的逐次逼近模数转换器中CDAC的电容阵列拓扑图；

图3为校正控制逻辑电路的拓扑结构图；

图4为实施例中12位SAR ADC中差分开关电容结构CDAC示意图；

图5为实施例中电容Cp,11失配误差检测量化过程中预充电阶段的CDAC拓扑结构示意图；

图6为实施例中Cp,11失配误差检测量化过程中误差提取阶段的CDAC拓扑结构示意图；

图7为实施例中电容Cp,11失配误差检测量化过程中误差量化阶段中低4位子CDACII的输出波形示意图；

图8为利用误差码与原始码求和校正的原理示意图；

图9为校正前后的信噪失真比(SNDR)100次蒙特卡洛仿真结果示意图；

图10为校正前后的无杂散动态范围(SFDR)100次蒙特卡洛仿真结果示意图；

图11为校正前后的有效位数(ENOB)100次蒙特卡洛仿真结果示意图。

图中：101、CDAC，1101、正电容阵列支路，1102、负电容阵列支路，102、比较器，1201、子CDACI，1202、子CDACII，103、校正控制逻辑电路，104、SAR控制逻辑电路，1401、第一D触发器组，1402、第二D触发器组，1403、异或门组，1404、第一或门组，1405、第一与门组，1406、第二与门组，1407、第二或门组，105、存储器，106、加法器，107时钟电路。

具体实施方式

下面结合附图对本发明作更进一步的说明。

如图1所示为基于数字域自校正的逐次逼近模数转换器电路结构图，包括：包括电容型数模转换器CDAC 101、比较器102、SAR控制逻辑电路104、校正控制逻辑电路103、存储器105、加法器106和时钟电路107。具体地，如图2所示，电容型数模转换器CDAC 101采用差分开关电容阵列结构，可以分为高M位子CDACI 1201和低L位子CDACII 1202两个部分，在自校正阶段，低L位子CDACII 1202被复用为校正DAC，对高M位子CDACI 1201电容阵列中各个电容的失配误差进行检测和量化，终端匹配单位电容Cp,0、Cn,0和第三电平Vcm一起用于产生1位冗余码，提高误差检测的精度。图3为校正控制逻辑电路的拓扑结构图，包括：第一D触发器组1401、第二D触发器组1402、异或门组1403、第一或门组1404、第一与门组1405、第二与门组1406、第二或门组1407。当时钟电路107生成校正模式时钟时，校正控制逻辑电路103启动，并根据校正模式时钟生成高M位子CDACI 1201中的电容开关控制信号；同时，校正控制逻辑电路103根据校正模式时钟和比较器102的输出信号生成低L位子CDACII 1202中的电容开关控制信号。

下面结合实施例进行具体说明。

实施例：假设全差分结构SAR ADC精度为12位，CDAC 101可以分为高8位子CDACI 1201和低4位子CDACII 1202，输入信号直接采样到CDAC上，并进行第一次转换，高8位子CDACI 1201只需要要7位电容阵列。另外，CDAC 101中的终端匹配电容在量化过程中Cp,0和Cn,0根据前次比较结果从第一电平GND切换到第二电平Vcm，经比较器比较后输出0.5LSB权重的冗余位，该位仅用于校正之目的。

图4为12位SAR ADC中差分开关电容结构CDAC 101示意图，CDAC 101分为高8位子CDACI 1201和低4位子CDACII 1202两个部分。

电路上电后，首先对高8位子CDACI 1201中各个电容的失配误差进行检测，并对误差电压进行量化，再通过以下运算获得各个电容的失配误差电压对应的数字误差码，并将这些误差码存储到存储器中。失配误差电压的量化过程如下：

先从CDAC 101中正支路CDACP 1101的最高位电容Cp,11的失配误差检测和量化开始，整个误差检测和量化的过程可以分为3个阶段，第一阶段为预充电阶段，第二阶段为误差提取阶段，第三阶段为误差量化阶段。

图5所示为预充电阶段CDAC 101中各个电容状态，正电容阵列支路1101的最高位电容Cp,11和CDAC 101中负电容阵列支路1102的所有电容的下极板被放电到第一电平GND，正电容阵列支路1101的剩余电容的下极板被充电到第三电平Vref，CDAC 101所有电容的上极板采样第二电平信号Vcm。预充电完成后，CDAC 101中正、负电容阵列支路1101和1102输出电压分别为

VDACp＝VDACn＝Vcm (1)

其中，VDACp为正电容阵列支路1101的输出电压，VDACn为负电容阵列支路1102的输出电压；

图6所示为误差提取阶段CDAC 101中各个电容状态，校正控制逻辑电路103控制正电容阵列支路1101的最高位电容Cp,11的下极板被充电到第三电平Vref，正电容阵列支路1101中剩余电容的下极板被放电到第一电平GND，负电容阵列支路1102的所有电容的下极板保持接第一电平GND，CDAC 101所有电容的上极板与第二电平信号Vcm断开。误差提取完成后，CDAC 101中正、负电容阵列支路1101和1102的输出电压分别为

VDACn＝Vcm (3)

此时，CDAC 101上存储的误差电压为

VDACp-VDACn＝2Verrp,11 (4)

误差提取完成后，利用低4位子CDACII 1202、校正控制逻辑103和比较器102一起对提取到的误差电压进行量化。量化的过程为：

首先进行第一次比较，如果误差电压2Verrp,11为正，则CDACII 1202中电容Cn,4的下极板由第一电平GND切换到第三电平Vref，输出误差码DE,4为1；反之则CDACII 1202中电容Cp,4的下极板由第一电平GND切换到第三电平Vref，输出误差码DE,4为0。接着进行下一次比较，如果比较结果为正，CDACII 1202中电容Cn,3的下极板由第一电平GND切换到第三电平Vref，输出误差码DE,3为1；反之则CDACII 1202中电容Cp,3的下极板由第一电平GND切换到第三电平Vref，输出误差码DE,3为0。接下来重复以上操作，继续对误差电压进行量化，输出误差码DE,2、DE,1、DE,0、DE,0.5，至此提取到的误差电压2Verrp,11被量化为6位误差码。图7所示为误差量化阶段CDAC 101输出波形示意图。量化完成后，对输出的误差码除以2即可获得CDACP 1101的最高位电容Cp,11的失配误差电压Verrp,11对应的误差码。为了尽可能减少除法运算后信息丢失，对量化后输出的原始误差码末位补1个0，然后再进行除法运算，从而提高运算的精度。

利用相同的方法，可以依次得到正电容阵列支路1101中电容Cp,i(i＝10,……,5)和负电容阵列支路1102中电容Cn,i(i＝11,……,5)的失配误差电压。当对需校正的某位电容的失配误差进行检测和量化时，首先对该电容先放电到第一电平GND再充电到第三电平Vref，在其所在支路电容中，比该位电容位数高的所有电容保持接第三电平Vref，比该位电容位数低的所有电容，包括低L位的所有电容，先充电到第三电平Vref再放电到第一电平GND。另一支路的电容阵列中所有电容，包括低L位的所有电容保持接第一电平GND。然后利用低4位子CDACII 1102、校正控制逻辑103和比较器102对CDAC 101上存储的误差电压进行量化。

当完成高8位子CDAC 1201中所有电容的失配误差进行检测和量化，获得其中每位电容失配误差对应的误差码，并将误差码存储到存储器中后，校正控制逻辑电路103给出一个校正完成标志信号。校正完成标志信号发送给时钟产生电路107，触发时钟电路107产生正常转换模式时钟，使开关S2闭合，CDAC101、比较器102和SAR控制逻辑电路104形成的环路导通。

在正常转换模式，首先对差分模拟输入信号Vin、Vip进行采样，并保存到CDAC 101上，CDAC 101中所有电容接第一电平GND，然后断开采样开关，开始对采样到的差分模拟输入电压进行逐次逼近量化。对于正电容阵列支路1101中除终端匹配电容Cp,0外的各个电容，如果对应位为逻辑电平“1”，则该电容保持接第一电平GND，如果对应位为逻辑电平“0”，则该电容接第二电平Vref；对于CDACN 1102中除终端匹配电容Cn,0外的各个电容，如果对应位为逻辑电平“1”，则该电容接第二电平Vref，如果对应位为逻辑电平“0”，则该电容保持接第一电平GND；冗余位量化时，如果比较器的前次比较结果为逻辑电平“1”，则终端匹配电容Cn,0接第二电平Vcm，；如果比较器的前次比较结果为逻辑电平“0”，则终端匹配电容Cp,0接第二电平Vcm，然后比较器对其正负输入端电压进行比较，如果比较结果为逻辑电平“1”，则输出冗余位为逻辑电平“1”，否则输出冗余位为逻辑电平“0”。至此模拟输入信号被量化为12+1位原始输出码，其中额外的1位为0.5LSB权重的冗余位，模拟输入信号与原始码之间对应关系表达式为：

忽略低4位子CDAC 1202中各个电容的失配误差。

在量化输出的13位原始码中，如果高7位中某位为1，则将该位对应的失配误差电压量化后的误差码从存储器中取出，并将误差码与原始码求和，并舍弃后两位，获得校正后的输出码，其对应的表达式为

Dcorrected,out＝Draw,out+[(Derrp,11+Derrn,11)D11+…+(Derrp,5+Derrn,5)D5] (6)

其中，Draw,out为13位原始输出码，Derrp,i和Derrn,i(i＝11,……,5)分别为失配误差电压Verrp,i和Verrn,i(i＝11,……,5)对应的误差码，Dcorrected,out为校正后的输出码。

图8所示为误差码与原始码求和示意图。

对本发明的带数字域自校正技术的逐次逼近模数转换器进行系统级仿真验证，采用蒙特卡洛统计分析的方法，得出了校正前后信噪失真比(SNDR)、无杂散动态范围(SFDR)和有效位数(ENOB)的仿真结果，如图9、图10、图11所示。

在仿真中，单位电容引入失配率为3％的失配标准差，校正前12位SAR ADC的信SNDR、SFDR和ENOB的平均值分别为52dB、57.9dB和8.3位。校正后SNDR、SFDR和ENOB的平均值分别为70.1dB、81.7dB和11.4位。校正后SNDR、SFDR和ENOB分别提高了18.1dB、23.8dB和3.1位，仿真结果说明提出的数字域自校正技术效果是明显的。

以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。