一种实现时间交织模数转换器自校准的方法及装置与流程

本发明属于无线通信技术领域，尤其涉及一种实现时间交织模数转换器(TIADC)自校准的方法及装置。

背景技术：

高速模数转换器(ADC,Analog to Digital Converter)是高性能信号处理系统的关键部件，在大带宽通信系统、仪器仪表、雷达等复杂系统中均有应用。其性能主要有采样速率和采样有效位数两个指标，目前国际市场上针对5G商业应用有TI公司和ADI公司的ADC能够达到6Gsps和12bit的有效位。它们均采用了TIADC技术。而国产ADC在单通道性能上，能达到12bit/1Gsps的设计水平,因此，在此基础上运用TIADC技术让国产ADC能达到5G商用水平就显得尤为重要。

分时交替模数转换器(TIADC，TiMe-Interleaved ADC)技术一直处于发展之中，其基本原理是分时多通道采集，其技术难点在于校准各通道之间的时间失配。国际上的文献和专利提供了诸多校准算法结构，但是并没有最好的通用结构出现，每个结构都有自己的优缺点。比如全滤波结构校准，其消耗资源大，运算延时长，不利于商用芯片设计。而基于求导滤波的泰勒展开式校准算法，也引入了求导滤波器结构，一方面消耗硬件资源和增加计算延时，另一方面对于不同频带的输入信号求导结果的误差不同，从而导致校准性能随着输入信号的变化而波动。

因此，需要提出一种新型结构的分时交替模数转换器TIADC，以更好地满足电子通信尤其是5G移动通信的产业需求。

技术实现要素：

有鉴于此，本发明所要解决的技术问题是提供一种新型的模拟数字结合的校准结构，能够极大简化数字电路处理。

本发明实施例提供的一种用于实现时间交织模数转换器(TIADC)自校准的方法，包括：

对直流信号进行校准的步骤，具体包括：

将设为预定值的直流电压信号并行输入到TIADC的各通道，将各通道经模数转换ADC后的采样值记录下来，取平均值，得到直流信号补偿(OFFSET)校准值并保存；

对各通道的增益值进行校准，得到各通道的增益补偿值并保存；

对各通道的采样时刻进行校准的步骤，采用模拟延时电路对采样时钟进行延时及整形处理，调整各通道采样时钟的相位，使得各个通道的采样时钟沿处于理想采样时刻；基于已经进行直流信号补偿offset校准和增益Gain校准之后，ADC输出的数字信号，求取平均值计算采样时刻失配误差，调整各通道的采样时钟的延时器使得采样时刻误差计算值趋于最小，并保存相应的延时器设置。

假定，TIADC具有M个通道，所述模拟延时电路为缓冲器，所述对各通道的采样时刻进行校准的步骤，具体包括：

将采样时钟信号CLK分为两路，一路经过M级可调延时器，再经过时间常数为RC＝Ts/2的RC滤波器，作为采样时间误差校准信号；另一路，经过M分频产生各通道的采样时钟CLKn，这M个时钟之间依次相差Ts的时间差，再经过各个通道的可调延时器，作为各个通道的采样时钟。

测算得到各个通道的理想采样时刻与采样时钟沿的差值为校准补偿值OFFSETn，M为大于等于2的整数，n＝0,1,2,3,…,M。

更适宜地，所述理想采样时刻处于采样时间误差校准信号中边沿最陡峭的时段，M个通道的采样时刻之间严格依次相差Ts时间的采样时刻称为理想采样时刻。

假定，TIADC具有M个通道，其中，M＝2^k

M为大于等于2的整数，k＝1,2,3,…。

更适宜地，所述设为预定值的直流电压信号，其中，所述预定值为采样电压区间的已知电压值。

本发明实施例提供的一种用于实现时间交织模数转换器自校准的装置，TIADC具有M个通道，该装置包括时钟信号源、校准信号产生单元、分频器、延时器以及误差检测计算单元；

所述校准信号产生单元，用于产生采样时间误差校准信号；将时钟信号源输出的时钟信号CLK，经过K级可调延时器，再经过时间常数为RC＝Ts/2的RC滤波器，经过M个通道分别采样，得到采样时间误差校准信号；

该延时器，包括M个延时模块，用于为TIADC的各通道提供可调节的延时功能；将时钟信号源输出的时钟信号CLK经分频器产生的M分频时钟信号，在分频器内部将M个时钟进行依次间隔为Ts的延时，得到采样时钟CLKn，分别提供给M个通道的ADC；

该检测计算单元，用于测算各个通道的增益和直流信号误差，以及得到各个通道ADC输出信号的理想采样时刻与采样时钟沿的差值为校准补偿值OFFSETn，

其中k,M为大于等于2的整数，n＝0,1,2,3,…,M-1。

更适宜地，该装置，还包括：

直流信号校准单元，用于对各通道的直流信号进行校准；包括直流信号源，该直流信号源输出预定值的直流电压信号并行输入到TIADC的各通道；

所述检测计算单元将各通道经模数转换ADC后的采样值记录下来，取平均值，得到直流信号补偿(Offset)校准值并保存。

该装置，还包括：

增益校准单元，用于对各通道的增益值进行校准，所述检测计算单元将各通道经模数转换ADC后的采样值记录下来，取平均值，得到各通道的增益补偿值并保存。

优选地，该装置，还包括切换开关，用于分别将直流信号源输出、第二直流信号源输出、所述校准信号产生单元产生的校准信号以及被采样信号接入到TIADC的各通道。

其中，所述理想采样时刻处于采样时间误差校准信号中边沿最陡峭的时段。

当TIADC具有M个通道，其中，M＝2^k，M为大于等于2的整数，k＝1,2,3,…。

综上所述，本发明提供的技术方案，采用了模拟延时器电路以及参考信号发生电路的特性及优点，增加专门的内部校准信号源，简化直流offset以及增益gain和采样时刻失配TiMing MisMatch的校准过程，使得实现TIADC校准的方法及装置得到简化，其性能效果显著改善。

为了上述以及相关的目的，一个或多个实施例包括后面将详细说明并在权利要求中特别指出的特征。下面的说明以及附图详细说明某些示例性方面，并且其指示的仅仅是各个实施例的原则可以利用的各种方式中的一些方式。其它的益处和新颖性特征将随着下面的详细说明结合附图考虑而变得明显，所公开的实施例是要包括所有这些方面以及它们的等同。

附图说明

图1是本发明实施例中提供的实现TIADC自校准的装置架构示意图；

图2是本发明实施例中提供的TIADC各通道采样时钟信号时序图；

图3是本发明实施例中校准过程中采样时刻示意图；

图4是本发明实施例中提供的实现TIADC自校准的方法流程图。

具体实施方式

以下描述和附图充分地示出本发明的具体实施方案，以使本领域的技术人员能够实践它们。其他实施方案可以包括结构的、逻辑的、电气的、过程的以及其他的改变。实施例仅代表可能的变化。除非明确要求，否则单独的组件和功能是可选的，并且操作的顺序可以变化。一些实施方案的部分和特征可以被包括在或替换其他实施方案的部分和特征。本发明的实施方案的范围包括权利要求书的整个范围，以及权利要求书的所有可获得的等同物。在本文中，本发明的这些实施方案可以被单独地或总地用术语“发明”来表示，这仅仅是为了方便，并且如果事实上公开了超过一个的发明，不是要自动地限制该应用的范围为任何单个发明或发明构思。

如图1所示，本发明提供的一种用于实现时间交织模数转换器TIADC自校准的装置，TIADC具有M个通道，该装置包括时钟信号源、校准信号产生单元、分频器、延时器以及检测计算单元；

所述校准信号产生单元，用于产生采样时间误差校准信号；将时钟信号源输出的时钟信号CLK，经过M级可调延时器，再经过时间常数为RC＝Ts/2的RC滤波器，得到采样时间误差校准信号；

所述延时器，包括M个延时模块，用于为TIADC的各通道提供预定延时Ts的采用时钟；将时钟信号源输出的时钟信号CLK经分频器产生的M分频时钟信号，经M个延时模块逐级延时Ts，得到采样时钟CLKn，分别提供给M个通道的ADC；

所述检测计算单元，用于测算得到各个通道ADC输出信号的理想采样时刻与采样时钟沿的差值为校准补偿值OFFSETn；

其中，M为大于等于2的整数，n＝0,1,2,3,…,M。

在此所述理想采样时刻是指处于采样时间误差校准信号中边沿最陡峭时段的某个时刻。

该用于自校准的装置还包括：

直流信号校准单元，用于对各通道的直流信号进行校准；包括直流信号源，该直流信号源输出预定值的直流电压信号并行输入到TIADC的各通道；

所述检测计算单元将各通道经模数转换ADC后的采样值记录下来，取平均值，得到直流信号补偿(Offset)校准值并保存。

该用于自校准的装置还包括：

增益校准单元，用于对各通道的增益值进行校准，所述检测计算单元将各通道经模数转换ADC后的采样值记录下来，取平均值，得到各通道的增益补偿值并保存。

所述装置，还包括切换开关，用于分别将直流信号源输出、第二直流信号源输出、所述校准信号产生单元产生的校准信号以及被采样信号接入到TIADC的各通道。

TIADC具有M个通道，其中，M＝2^k

M为大于等于2的整数，k＝1,2,3,…。

参照图1，假定TIADC的通道数为M，在正常工作之前，通过切换开关接通到DC直流信号源上，将直流信号设为采样电压区间的中心点，进行DC offset校准，记录各通道的ADC输出的数字信号采样值，比如，记录128个周期，并所记录的采用值取平均值，作为offset校正值，以后的采样值都在原始值的基础上减去offset就能达到offset被校准之后的值。

再将DC直流信号切换到采样电压区间的一个非中心点，使得正常采样值不为0，数字部分将采样值和理想值进行比较，得到一个校正比例Dcalculate＝D×g为正常校准时的校准公式。

再将切换开关接通到校准参考信号，即时钟信号CLK经过RC滤波器之后，再经过延时器模块处理得到的参考信号，输入信号VIN可以通过数字模块进行调节。该信号和时钟信号CLK频率相同，但相位和波形不同。由占空比50％的方波变成了上升和下降沿缓变的电信号。M个通道的采样时钟由CLK经过DIV模块的16分频，再经过各自通道对应的延时模块提供，保证每个通道的采样时刻是以CLK的M倍周期作为周期，相位依次相差1个CLK时钟周期的异步时钟的下降沿时刻。如图2所示。

由于多路电路之间的差异，导致采样时刻不能都在理想的时刻，不同通道之间采样时刻失配，我们称为timing mismatch。这些失配将对ADC的整体性能产生负面影响，因此，需要校准它。我们通过每路ADC的采样时钟进行一定的延时调节达到校准采样时刻失配的目的。具体操作过程如下：

首先，调整延时器，使得采样时刻集中在校准参考信号VIN的陡峭边沿。如图3所示。

其次，利用已经进行DC offset校准和Gain校准之后的数字信号，计算各个通道之间的失配，并调整各个通道采样时钟的延时器，使得各个通道的采样时钟沿处于理想采样时刻。在此所述理想采样时刻是指处于采样时间误差校准信号中边沿最陡峭时段的某个时刻。

为使得本发明的原理、特性和优点更加清楚，下面结合具体实施例对本发明提供的技术方案进行描述。

本实施例中，采用多通道模数转换器ADC异步采样技术完成高速信号采样，假定该ADC具有16个通道。例如，一个2.64GHz采样率的高速ADC，利用16个逐次逼近型模数转换器(SAR，Successive Approximation Register)ADC进行时间交叉采样，对16个通道进行编号，依次为0到15通道，每个通道的采样时钟都是2.64GHz/16＝165MHz，对应周期为Ts＝6.066ns。

各路时钟在产生时都使用延时器进行延迟，以第0通道为参照，第i通道(i取1～15)的相位延迟为i*Ts，相邻两个通道的延迟为一个Ts。由于延时器设计仿真结果和生产结果受工艺偏差影响，每个通道的实际延迟时间可能不是精确的Ts的整数倍，而是存在偏差。而且加工的均匀程度也会使相邻通道间的延迟时间可能不一致。因此，就造成了采样时间不是精确的2.64GHz采样率的周期采样，这样会造成有效比特位降低。因此，有必要对每个通道的采样时刻进行校准。

同时，由于各个通道是相对独立的SARADC，其引入的直流偏执和放大倍数因工艺偏差各有不同，因此，也需要对各个通道的直流偏执和放大倍数进行校准。

校准方式有多种，有后端纯数字校准方法，也有前端模拟调节校准方法。校准主要分为两个部分，误差检测和误差校准。

后端纯数字校准方法中，误差检测和误差校准都在数字域完成，优点是模拟电路设计复杂度降低，但是数字电路设计复杂度升高，且校准效果和输入信号的特征相关，不同算法适应不同特征的信号的校准。但是对于一个2.64GHz采样率应用于通信领域的TIADC来说，处理的信号是随机信号，其信号特征不可预估，因此，数字校准技术的校准能力有限。

前端模拟调节校准方案，是在数字端进行误差检测，在模拟端对输入信号的直流偏差和增益进行调节，以及对采样延时器进行延时的调节。这种方案的优点是增强了反馈调节的真实效果，但是检测技术依然是数字域处理，其缺点和全数字域校准技术一样是算法对随机信号的适应性受到检测算法限制。

本方案在芯片中产生特殊校准信号源，用直流信号源校准直流偏执和增益，用特殊的时钟—RC滤波信号进行采样时间误差的校准。但是其优点是显著的，它不用考虑校准算法对随机信号的适应性，因为校准和工作状态是分开的，互不影响。

在本具体实施例中，假定该ADC具有16个通道，外部提供2.64GHz的采样时钟信号CLK，参照图1，此信号分为两路，一路经过16级可调延时器，再经过时间常数为RC＝Ts/2的RC滤波器，作为采样时间误差校准的特殊信号源。另一路，经过16分频产生子通道的采样时钟，此时钟经过16级延时为Ts的延时器，产生16个通道的采样时钟clk0～15。在每路时钟后增加64级400fs延时单元的可调延时器，并由6bit二进制信号译码控制。

在信号源部分由两个准确的直流参考信号作为直流偏差和增益偏差校准信号源。并由一个2bit译码控制的4路开关在被采样信号、直流地信号、直流中间值信号、时钟信号CLK经RC滤波后的参考信号之间进行切换。

对于ADC输出的数字信号，数字域设计状态机对工作状态进行控制，一旦开启校准，状态机进行如下工作状态转换过程：

S101，offset校准状态下，通过切换开关将输入信号切换到直流地信号，进行DC offset的校准。

S102，状态转换到增益校准状态，通过切换开关将输入信号切换到直流中间值信号，此时，数字域得到的采样信号已经经过DC offset校准，然后才进行增益gain的校准。

S103，状态切换到采样时刻timing校准状态，通过切换开关将输入信号切换到时钟信号CLK经RC滤波后的参考信号，数字域按照16个通道的误差分散情况评估，并设置时钟—RC滤波信号源的延时器。然后，数字域对各个通道的误差进行计算，并设置16个通路的采样时钟6bit可配置延时器。

S104,完成以上校准后，状态切换到正常工作状态，4路信号源开关切换到被采样信号，直流offset和增益gain以及采样时刻timing各通道的校准值都被数字电路暂存起来，在正常工作时对数字信号进行校准。

参照图4，本发明还提供一种用于实现时间交织模数转换器(TIADC)自校准的方法，包括：

S201，对直流信号进行校准，得到直流信号补偿(Offset)校准值并保存，具体包括：

将设为预定值的直流电压信号并行输入到TIADC的各通道，将各通道经模数转换ADC后的采样值记录下来，取平均值，得到直流信号补偿(Offset)校准值并保存；

S202，对各通道的增益值进行校准，得到各通道的增益补偿值并保存；

S203，对各通道的采样时刻进行校准，采用模拟延时电路对采样时钟进行处理，调整各通道采样时钟的延时，使得各个通道的采样时钟沿处于理想采样时刻；

S204，基于已经进行直流信号补偿offset校准和增益Gain校准之后，ADC输出的数字信号，计算各通道之间的采用时刻失配误差。

假定TIADC具有M个通道，所述模拟延时电路为RC滤波器，所述对各通道的采样时刻进行校准的步骤，具体包括：

将采样时钟信号CLK分为两路，一路经过时间常数为RC＝Ts/2的RC滤波器，再经过M级可调延时器，作为采样时间误差校准信号；另一路，经过M分频产生各通道的采样时钟CLKn，此时钟经过M级延时为Ts的延时器，产生M个通道的采样时钟CLKn；

测算得到各个通道的理想采样时刻与采样时钟沿的差值为校准补偿值OFFSETn，M为大于等于2的整数，n＝0,1,2,3,…,M-1。

具体地，理想采样时刻处于采样时间误差校准信号中边沿最陡峭的时段。

当TIADC具有M个通道，为便于采用逻辑电路实现，选择M＝2^k

M为大于等于2的整数，k＝1,2,3,…。

所述设为预定值的直流电压信号，其中，所述预定值为采样电压区间的中心点。

需要说明的是，本发明提供的技术方案不仅适合芯片设计，也适合TIADC板级系统设计。

与现有技术中的方案相比，本发明具有以下的优点：

1、不需要消耗大量资源的数字滤波器设计，运算简化，节省数字电路资源。

2、直接调整各个通道采样时钟的采样时刻，不受输入信号差异的影响。

3、可集成到芯片内部，在预热阶段进行校准，训练得到的延时器参数以及offset和Gain补偿参数都可以存到RAM中，等待下次开启时加载进来。便于低功耗使用。

本领域技术人员可以明白，这里结合所公开的实施例描述的各种示例性的方法步骤和装置单元均可以电子硬件、软件或二者的结合来实现。为了清楚地示出硬件和软件之间的可交换性，以上对各种示例性的步骤和单元均以其功能性的形式进行总体上的描述。这种功能性是以硬件实现还是以软件实现依赖于特定的应用和整个系统所实现的设计约束。本领域技术人员能够针对每个特定的应用，以多种方式来实现所描述的功能性，但是这种实现的结果不应解释为背离本发明的范围。

结合上述公开的实施例所描述的方法的步骤可直接体现为硬件、由处理器执行的软件模块或者这二者的组合。软件模块可能存在于RAM存储器、闪存、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、移动磁盘、CD-ROM或者本领域熟知的任何其他形式的存储媒质中。一种典型存储媒质与处理器耦合，从而使得处理器能够从该存储媒质中读信息，且可向该存储媒质写信息。在替换实例中，存储媒质是处理器的组成部分。处理器和存储媒质可能存在于一个ASIC中。该ASIC可能存在于一个用户站中。在一个替换实例中，处理器和存储媒质可以作为用户站中的分立组件存在。

根据所述公开的实施例，可以使得本领域技术人员能够实现或者使用本发明。对于本领域技术人员来说，这些实施例的各种修改是显而易见的，并且这里定义的总体原理也可以在不脱离本发明的范围和主旨的基础上应用于其他实施例。以上所述的实施例仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。