一种低功耗逐次逼近型模数转换器的制作方法

本申请一般涉及集成电路领域，具体涉及一种逐次逼近型模数转换器。

背景技术：

逐次逼近型模数转换器(successiveapproximationregisteranalog-to-digitalconverter，saradc)是一种基于二进制搜索逼近算法的adc，其基本工作原理是利用二进制权电容阵列对基准电压进行衰减，达到对电容阵列上的总电荷进行二元划分的目的，以此实现二进制逼近搜索算法。

传统的电荷再分配型saradc主要包括电容阵列、比较器和逐次逼近逻辑控制电路。其中电容阵列是saradc能耗的重要来源之一，传统结构的saradc采用的电容阵列和开关方案存在功耗高的问题。

技术实现要素：

鉴于现有技术中的上述缺陷或不足，期望提供一种低功耗的逐次逼近型模数转换器，能够解决现有技术中能耗高的问题。

第一方面，本申请提供了一种n位逐次逼近型模数转换器，包括第一电容阵列、第二电容阵列、比较器和逐次逼近逻辑控制电路，所述第一电容阵列与所述比较器的第一输入端和所述逐次逼近逻辑电路相连接，所述第二电容阵列与所述比较器的第二输入端和所述逐次逼近逻辑电路相连接，所述比较器的输出端与所述逐次逼近逻辑控制电路相连接，所述逐次逼近型逻辑控制电路输出数字信号；

所述第一电容阵列包括并联的电容ca0～ca(n-1),所述第二电容阵列包括并联的电容cb0～cb(n-1),其中ca0＝cb0＝c，cai＝cbi＝2^i-1c，i＝1～(n-1)，c为电容基本单位；

所述第一电容阵列的所有上极板与所述比较器的第一输入端相连接，所述比较器的第一输入端通过开关sa0与输入电压信号vin相接，电容ca0的下极板接参考电压信号vref，电容ca1～ca(n-1)分别通过开关sa1～sa(n-1)接参考电压信号vref，所述第二电容阵列的所有上极板与所述比较器的第二输入端相连接，所述比较器的第二输入端通过开关sb0与参考电压信号vref相接，电容cb0的下极板接参考电压信号vref，电容cb1～cb(n-1)分别通过开关sb1～sb(n-1)接参考电压信号vref；

所述逐次逼近逻辑控制电路根据所述比较器的比较结果输出控制信号以控制开关sa1～sa(n-1)和sb1～sb(n-1)的切换。

本申请提供的n位逐次逼近型模数转换器，电容阵列采用最大输入电压的一半的作为参考电压，降低了电容上的电压摆幅从而减小了电容充放电消耗的能量，而且采用单调的开关切换策略，避免了传统saradc因搜索失败造成的电荷流失，从而降低了模数转换的功耗，解决了现有技术中传统结构的saradc能耗高的问题。

附图说明

图1为本申请的实施例中逐次逼近型模数转换器saradc的结构框图；

图2为本申请的实施例中电容阵列的结构示意图；

图3为本申请的实施例中比较器的电路结构图；

图4为本申请的实施例中前置运算放大器的电路结构图；

图5为本申请的实施例中动态比较器的电路结构图；

图6为本申请的实施例中一种模数转换方法的流程图；

图7为本申请的实施例中逐次比较确定数字信号各有效为数值的流程图。

具体实施方式

为详细说明本实用新型的技术内容、构造特征、所实现目的及效果，以下结合实施方式并配合附图详予说明。

符号说明

adc：analog-to-digitalconverter，模数转换器

sar：successiveapproximationregister，逐次逼近寄存器

cmos：complementarymetaloxidesemiconductor，互补金属氧化物半导体

msb：mostsignificantbit，最高有效位

lsb：leastsignificantbit，最低有效位

eoc：endofconversion，转换结束

vp：第一电容阵列上极板电压

vn：第二电容阵列上极板电压

vin：输入电压

vin-max：最大输入电压，满量程输入电压

vref：参考电压

preamp：pre-amplifier，前置运算放大器

clkc：时钟信号

下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明，而非对该发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与发明相关的部分。

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。

在本申请的一个实施例中，提供了一种n位逐次逼近型模数转换器saradc，如图1所示，为本申请的实施例中一种12位逐次逼近型模数转换器saradc的结构框图。应当理解的是，在此实施例中以12位saradc为例说明本申请，本申请提供的逐次逼近型模数转换器saradc可以适用于不同的分辨率，例如8位、10位、n位等，此处的披露并不构成对本申请的应用范围的限制。

如图1所示，一种12位逐次逼近型模数转换器saradc100包括但不限于：电容阵列110、比较器120和逐次逼近逻辑控制电路130。其中电容阵列110包括第一电容阵列111和第二电容阵列112。第一电容阵列111与比较器120的第一输入端以及逐次逼近逻辑控制电路130相连接，第二电容阵列112与比较器120的第二输入端以及逐次逼近逻辑控制电路130相连接。比较器120的输出端与逐次逼近逻辑控制电路130相连接。

电容阵列110用于对输入电压vin进行采样和保持。比较器120用于对第一电容阵列111的输出电压和第二电容阵列112的输出电压进行比较。逐次逼近逻辑控制电路130根据比较器120的比较输出结果输出控制信号，控制信号用于控制电容阵列110中的开关。在adc转换完成后逐次逼近逻辑控制电路130输出数字信号d11～d0,并发出转换结束(endofconversion，eoc)信号通知后端电路adc已经完成转换。

图2所示是电容阵列110的结构示意图。第一电容阵列111包括12个并联的电容ca0～ca11,第二电容阵列112包括12个并联的电容cb0～cb11，ca0＝cbo＝c，c是电容基本单位，cai＝cbi＝2^i-1c，i＝1～11。应当理解的是，图2仅是12位逐次逼近型模数转换器中电容阵列的结构示意图，并不构成对本申请的应用范围的限制，本领域内普通技术人员容易得到，n位逐次逼近型模数转换器中包括两个电容阵列，第一电容阵列包括n个并联的电容ca0～ca(n-1)，第二电容阵列包括n个并联的电容cb0～cb(n-1),其中ca0＝cb0＝c，cai＝cbi＝2^i-1c，i＝1～(n-1)，c为电容基本单位，可知第一电容阵列111和第二电容阵列112的总电容值ca＝cb＝2¹¹c。

第一电容阵列111的所有上极板与比较器120的第一输入端相连接，即第一电容阵列111的上极板电压vp作为比较器120的第一输入端的信号，比较器120的第一输入端通过开关sa0与输入电压信号vin相接，电容ca0的下极板接参考电压信号vref，ca1～ca(n-1)电容分别通过开关sa1～sa11接参考电压信号vref或者接地。第二电容阵列112的所有上极板与比较器120的第二输入端相连接，即第二电容阵列112的上极板电压vn作为比较器120的第二输入端的信号。比较器120的第二输入端通过开关sb0与参考电压信号vref相接，cb0电容的下极板接参考电压信号vref，cb1～cb(n-1)电容分别通过开关sb1～sb11接参考电压信号vref或者接地。逐次逼近逻辑控制电路130根据比较器120的比较结果输出控制信号，所述控制信号用于控制开关sa1～sa11和sb1～sb11。

在本申请的一个实施例中，由于第一电容阵列111和第二电容阵列112采用上极板采样技术进行采样，减小了电容下极板寄生电容对saradc精度的影响。另外，参考电压信号vref是最大输入电压vin-max的一半，因此逐次逼近型模数转换器saradc100只需要最大输入电压vin-max的一半作为参考电压信号vref，即可实现输入电压vin的满量程输入，降低了电容上的电压摆幅从而减小了电容充放电消耗的能量。

在本申请的一个实施例中，电容阵列110中的开关采用cmos开关实现，cmos开关具有满摆幅电压输入范围，版图面积小，对沟道电荷注入效应和时钟馈通效应有一定的抑制作用。第一电容阵列111中的开关sa1～sa11的尺寸从高位到低位按比例依次降低，保证单个电容和对应开关构成的rc网络时间常数接近。同样的，第二电容阵列112中的开关sb1～sb11的尺寸从高位到低位按比例依次降低，保证单个电容和对应开关构成的rc网络时间常数接近。

图3所示为本申请的实施例中比较器120的电路结构图。比较器120包括依次连接的三个相同的前置运算放大器(pre-amplifier，preamp)preamp121、preamp122、preamp123和一个动态比较器124。第一电容阵列111的上极板电压vp和第二电容阵列112的上极板电压vn作为输入信号，vout是输出信号。前置运算放大器增益低、带宽高，其中高带宽提高了比较器的比较速度，同时通过运放级联的方式提高增益，提高了比较器对输入电压的分辨率。同时比较器采用输入失调消除与输出失调消除技术，减小比较器的失调电压。

图4所示为本申请的实施例中前置运算放大器preamp的电路结构图。pm2、pm3为输入管，nm1～nm4构成放大器的负载，nm2、nm3以交叉耦合方式连接，可以提高放大器增益，同时nm1尺寸大于nm2尺寸，可以防止放大器进入锁存状态。nm5、nm6以二极管连接形式接入电路，对输出电压进行钳制，可以减小比较器的复位时间和提高比较速度。

图5所示为本申请的实施例中动态比较器的电路结构图。动态比较器124的功能是将前置放大器的输出放大为数字电路可识别的高低电平。动态比较器124的电路包括尾电流源pm1，差分输入pmos管pm2、pm3，交叉耦合的反相器pm8、nm3和pm9、nm4，nmos开关nm5、nm6，以及反相器pm4、nm1和pm5、nm2。动态比较器124的功能包括复位和比较。

复位：时钟信号clkc为1，电路复位，开关nm5、nm6导通，反相器负载的输入输出电平被拉到0；

比较：时钟信号clkc为0，开关nm5、nm6断开，电路对输入电压进行比较。当vp大于vn，流经pm2的电流小于pm4的电流，v3点电压上升速度低于v4点，经过交叉耦合反相器的正反馈，v3被拉低至地，v4被拉高到vdd，经过反相器输出，vout被拉高至vdd，即数字信号1，vnout被拉低到地，即数字电平0；当vp小于vn时，同理，vout被拉低到地，即数字电平0，vnout被拉高至vdd，即数字信号1，整个工作过程没有静态功耗。

图6所示为本申请的实施例中一种模数转换方法的流程图，所述模数转换方法适用于如图1所示的本申请提供的逐次逼近型模数转换器。

s601，复位逐次逼近逻辑控制电路和存储比较器失调电压。逐次逼近逻辑控制电路130在复位信号的作用下进行复位操作，将d11～d0置为0，并将开关sa1～sa11和sb1～sb11均置为1，使得所有电容的下极板都接参考电压vref。同时，对比较器的失调电压进行存储。

s602，采样和保持。首先，开关sa0、sb0闭合，第一电容阵列111中的电容的上极板与输入电压信号vin相接，第二电容阵列112中的电容的上极板与参考电压信号vref相接，第一电容阵列111上极板电压被充电至vin，第二电容阵列112上极板电压被充电至vref。然后，sa0、sb0断开，adc进入保持阶段，第一电容阵列111上极板的电压vp、总电荷量qp和第二电容阵列112上极板的电压vn、总电荷量qn分别如下式所示：

vp＝vin

qp＝(vin-vref)×cp＝(vin-vref)×2¹¹c

vn＝vref

qn＝0

s603，逐次比较确定数字信号各有效位数值。

在本申请的一个实施例中，逐次比较确定数字信号各有效位数值具体的流程，如图7所示，首先，比较器120直接进行第一次(k＝1，k表示比较次数)比较vp和vn的值得出最高有效位(mostsignificantbit，msb)。

若vp＞vn，即vin＞vref，则msb值为1；反之则msb值为0。

若msb为1，逐次逼近逻辑控制电路130产生控制信号，控制信号将开关sa11置为0，其余开关保持不变，则电容ca11的下极板被接到地，第一电容阵列111的上极板总电荷为：

qp＝(vp-vref)×(cp-ca11)+vp×ca11

联立公式可得：

而此时vn＝vref，比较器120据此再次比较vp和vn的值确定次高有效位的值。

反之若msb为0，逐次逼近逻辑控制电路130产生控制信号，控制信号将开关sb11置为0，其余开关保持不变，则电容cb11的下极板被接到地，第二电容阵列112的上极板总电荷为：

qn＝(vn-vref)×(cn-cb11)+vn×cb11

联立公式可得：

而此时vp＝vin，比较器120据此再次比较vp和vn的值确定次高有效位的值。

依此类推，在第k(k<12)次比较后，若d(12-k)为1，则将ca(12-k)的下极板接到地后进行第(k+1)次比较，否则，将cb(12-k)的下极板接到地后进行第(k+1)次比较。当k＝12时，最低有效位(leastsignificantbit，lsb)产生。至此，数字信号各有效位d11～d0数值被一一确定。

当最后一次比较完成后，第一电容阵列111上极板的电压总电荷量qp和第二电容阵列112上极板的电压总电荷量qn分别如下式所示：

可得出：

当逐次逼近过程结束时，vp和vn的值相等，则可得出：

将cp、cn、cai和cbi(i＝0～11)的值带入上式可得：

应当理解的是，上述是以12位逐次逼近型模数转换器为例进行说明，本领域普通技术人员不经过创造性劳动可知，n位逐次逼近型模数转换器的工作流程中，在k(k<n)次比较后，若d(n-k)为1，则将ca(n-k)的下极板接到地后进行第(k+1)次比较，否则，将cb(n-k)的下极板接到地后进行第(k+1)次比较。当k＝n时，最低有效位(leastsignificantbit，lsb)产生。至此，数字信号各有效位dn-1～d0数值被一一确定。

当n位逐次逼近型模数转换器的最后一次比较完成后，第一电容阵列111上极板的电压总电荷量qp和第二电容阵列112上极板的电压总电荷量qn分别如下式所示：

可得出：

当逐次逼近过程结束时，vp和vn的值相等，则可得出：

将cp、cn、cai和cbi(i＝0～(n-1))的值带入上式可得：

s604，输出数字信号和转换结束信号。

回到图6所示，在步骤603完成数字信号各有效位数值的确定后，步骤604，输出数字信号并输出转换结束eoc信号通知后端电路adc已经完成转换。

传统差分结构的saradc采用电容阵列的下极板对输入电压进行采样，采样完成，所有电容下极板开关接地，上极板开关断开。进入转换阶段后，首先判断msb，最高位电容的下级板开关接到vref，比较器对输入电压进行比较。若前者大于后者，则msb＝1，最高位电容下级板开关保持不变，将次高位电容下级板开关接vref，开始对次高位进行判断；若前者小于后者，则msb＝0，最高位下级板开关重新接地，然后将次高位电容下级板开关接vref，开始对次高位进行判断。依次类推，直到转换完成，转换过程中开关操作次数为[i+2*(12-i)],其中i为输出数字信号中d0～d11中1的个数。

而本申请提供的适用于12位的逐次逼近型模数转换器的模数转换过程中一共进行了12次比较操作，11次开关操作。相比传统的差分型saradc，本申请提供的saradc的电容阵列110采用上极板采样，得到msb的值无需任何开关操作，消除了传统结构中采用下极板采样得到msb这一步骤的动态功耗。而且，在逐次逼近过程中，逐次逼近逻辑控制电路130根据上一位的比较结果，采用单调的开关切换策略，控制第一电容阵列111或者第二电容阵列112中的开关接地，只有一次电荷流动，避免了传统结构控制逻辑中电容下级板开关接vref后根据比较结果需要重新接地的问题。本申请的一个实施例中，参考电压信号vref取最大输入电压vin-max的一半，即vref＝vin-max/2，传统的差分型saradc的参考电压是与最大输入电压相等的。所以本申请提供的saradc只需要最大输入电压vin-max的一半作为参考电压信号vref，即可实现输入电压的满量程输入，降低了电容上的电压摆幅从而减小了电容充放电消耗的能量。

综上，本申请提供的逐次逼近型模数转换器，采用最大输入电压的一半作为参考电压，与单调的开关切换策略相结合，使得每次模数转换的功耗变低，相比传统结构极大地降低了动态能耗。

以上所揭露的仅为本发明一种较佳实施例而已，当然不能以此来限定本发明之权利范围，本领域普通技术人员可以理解实现上述实施例的全部或部分流程，并依本发明权利要求所作的等同变化，仍属于发明所涵盖的范围。