冗余校准的SAR-ADC电路和模数转换器的制作方法

冗余校准的sar-adc电路和模数转换器
技术领域
1.本技术涉及电子技术领域，尤其涉及一种冗余校准的sar-adc电路和模数转换器。


背景技术：

2.高精度逐次逼近寄存器型的模拟数字转换器(sar-adc)由于其热噪声对性能的限制，其比较器输入端的等效电容需要较大，因而dac(数字模拟转换器)便需要大的单位电容，建立时间因而受到限制，难以提高。并且由于大电容容易出现不完全建立而导致比较器的误判从而产生动态误差，影响sar-adc整体的线性度。通过增加冗余电容，构建冗余校准的sar-adc电路的方法，可以解决建立时间的问题，提高sar-adc的速度。
3.因此，如何以简单易实现的电路结构，增强冗余校准的sar-adc电路的误差校准效果，已经成为目前亟待解决的问题。


技术实现要素：

4.本技术旨在至少在一定程度上解决相关技术中的技术问题之一。
5.为此，本技术的第一个目的在于提出一种冗余校准的sar-adc电路，以简单易实现的电路结构，增强冗余校准的sar-adc电路的误差校准效果。
6.本技术的第二个目的在于提出一种模数转换器。
7.为达上述目的，本技术第一方面实施例提出了一种冗余校准的sar-adc电路，所述电路包括：二进制电容阵列，所述二进制电容阵列的第一端接入第一输入信号，所述二进制电容阵列的第二端接入高参考电平，所述二进制电容阵列的第三端接入低参考电平，所述二进制电容阵列的第四端与比较器的负输入端连接；开关控制模块，所述开关控制模块的输入端与所述比较器的输出端连接，所述开关控制模块的第一控制端与所述二进制电容阵列的第一控制信号输入端连接，所述开关控制模块的第二控制端与所述二进制电容阵列的第二控制信号输入端连接；所述比较器，所述比较器的正输入端接入比较器参考电平；采样开关s
sa
，所述采样开关s
sa
的第一端与所述比较器的正输入端连接，所述采样开关s
sa
的第二端与所述比较器的负输入端连接。
8.本技术实施例提出的冗余校准的sar-adc电路，包括：二进制电容阵列，所述二进制电容阵列的第一端接入第一输入信号，所述二进制电容阵列的第二端接入高参考电平，所述二进制电容阵列的第三端接入低参考电平，所述二进制电容阵列的第四端与比较器的负输入端连接；开关控制模块，所述开关控制模块的输入端与所述比较器的输出端连接，所述开关控制模块的第一控制端与所述二进制电容阵列的第一控制信号输入端连接，所述开关控制模块的第二控制端与所述二进制电容阵列的第二控制信号输入端连接；所述比较器，所述比较器的正输入端接入比较器参考电平；采样开关s
sa
，所述采样开关s
sa
的第一端与所述比较器的正输入端连接，所述采样开关s
sa
的第二端与所述比较器的负输入端连接。本技术在开关控制模块建立两种对二进制电容阵列的开关控制机制，通过开关控制模块输出的第一控制信号和第二控制信号，控制二进制电容阵列的工作状态，抬高二进制电容阵
列在转换阶段输出的数模转换参考电压，从而避免因参考电压超出冗余校准范围而导致的误差无法校准的问题，以简单易实现的电路结构提高冗余校准的效果。
9.根据本技术的一个实施例，所述二进制电容阵列包括：基础电容c
base
、冗余电容c
ir
和 n位以二进制关系分布的电容cn；所述电容cn的容值为2nc，其中，c为所述基础电容c
base
的容值，n表示所述电容cn在所述n位以二进制关系分布的电容中的位数，n＝0～(n-1)；所述冗余电容c
ir
设置在所述二进制电容阵列中的第n＝i位电容ci和第n＝i-1位电容c
i-1
之间，且所述电容c
ir
的容值与所述电容ci的容值相同；所述电容cn、所述基础电容c
base
和所述冗余电容c
ir
的上极板，所述二进制电容阵列的第四端连接，所述电容cn的下极板与所述二进制电容阵列的第一端或所述二进制电容阵列的第二端或所述二进制电容阵列的第三端连接，所述基础电容c
base
的下极板与所述二进制电容阵列的第一端或所述二进制电容阵列的第三端连接，所述冗余电容c
ir
的下极板与所述二进制电容阵列的第二端或所述二进制电容阵列的第三端连接。
10.根据本技术的一个实施例，所述二进制电容阵列还包括：所述电容cn对应的开关sn、所述基础电容c
base
对应的开关s
base
和冗余电容c
ir
对应的开关s
ir
；所述电容cn的下极板通过开关sn与所述二进制电容阵列的第一端或所述二进制电容阵列的第二端或所述二进制电容阵列的第三端连接；所述基础电容c
base
的下极板通过所述开关s
base
与所述二进制电容阵列的第一端或所述二进制电容阵列的第三端连接；所述冗余电容c
ir
的下极板通过所述开关 s
ir
与所述二进制电容阵列的第二端或所述二进制电容阵列的第三端连接。
11.根据本技术的一个实施例，所述开关sn为单刀三掷开关、所述开关s
base
和所述开关s
ir
为单刀双掷开关。
12.根据本技术的一个实施例，所述开关控制模块包括：第一逻辑控制单元和第二逻辑控制单元；所述第一逻辑控制单元用于通过所述第一控制端输出除所述电容c
i-1
对应的开关 s
i-1
之外的其他所述开关sn、所述开关s
base
和所述开关s
ir
的第一控制信号；所述第二逻辑控制单元的输入端与所述第一逻辑控制单元连接，用于通过所述第二控制端输出所述开关s
i-1
的第二控制信号。
13.根据本技术的一个实施例，所述第一逻辑控制单元为sar逻辑控制单元，所述第二逻辑控制单元为或门或状态机。
14.根据本技术的一个实施例，所述电路进入采样阶段，所述开关控制模块用于：所述电路进入采样阶段时，控制所述开关s
base
和所述开关sn切换至所述二进制电容阵列的第一端，以使所述电容c
base
和所述电容cn的下极板与所述第一输入信号连接；以及控制所述开关s
ir
切换至所述二进制电容阵列的第三端，以使所述冗余电容c
ir
的下极板与所述低参考电平连接。
15.根据本技术的一个实施例，所述采样阶段结束，所述开关控制模块还用于：控制所述开关s
base
和所述开关sn切换至所述二进制电容阵列的第三端，以使所述电容c
base
和电容cx 的下极板与所述低参考电平连接。
16.根据本技术的一个实施例，所述电路进入转换阶段，对除所述电容c
i-1
之外的其他电容转换时，所述开关控制模块还用于：响应于所述第一逻辑控制单元控制开关s
n-1
、 s
n-2
......s
i+1
中至少一个开关切换至所述二进制电容阵列的第二端，所述第二逻辑控制单元控制所述开关s
i-1
切换至所述二进制电容阵列的第二端，使得所述电容c
i-1
的下极板与所
述高参考电平连接；响应于所述第一逻辑控制单元控制所述开关s
n-1
、s
n-2
......s
i+1
中每一个开关均切换至所述二进制电容阵列的第三端，所述第二逻辑控制单元控制所述开关 s
i-1
切换至所述二进制电容阵列的第三端，使得所述电容c
i-1
的下极板与所述低参考电平连接。
17.根据本技术的一个实施例，所述开关控制模块还用于：根据所述比较器输出的比较结果，控制所述开关sn和所述开关s
ir
的状态，从高位至低位依次对n位所述电容cn和所述冗余电容c
ir
进行转换。
18.根据本技术的一个实施例，在采样阶段，对所述第一输入信号采样，生成所述比较器的第一正端输入信号；在转换阶段，根据所述开关控制模块输出的所述第一控制信号和所述第二控制信号，从高位至低位依次对n位所述电容cn和所述冗余电容c
ir
进行转换，生成所述比较器的第一负端输入信号。
19.根据本技术的一个实施例，所述比较器用于：对n位所述电容cn和所述冗余电容c
ir
中的任一电容进行转换时，对所述第一正端输入信号和所述第一负端输入信号进行比较，生成所述任一电容对应的比较结果，并发送所述比较结果至所述开关控制模块，所述任一电容为所述电容cn，所述比较结果为bn，所述任一电容为所述冗余电容c
ir
，所述比较结果为 b
ir
。
20.根据本技术的一个实施例，所述开关控制模块还用于：根据所述比较结果bn和所述比较结果b
ir
生成下一个电容转换对应的第一控制信号和第二控制信号。
21.根据本技术的一个实施例，所述开关控制模块还包括：输出码计算单元，所述输出码计算单元用于根据所述比较结果bn和所述比较结果b
ir
生成数字码。
22.根据本技术的一个实施例，所述二进制电容阵列还包括：预设数量的第二输入信号端，用于接入第二输入信号；所述电容cn的下极板与所述二进制电容阵列的第一端或所述二进制电容阵列的第二端或所述二进制电容阵列的第三端连接或所述第二输入信号端连接，所述基础电容c
base
的下极板与所述二进制电容阵列的第一端或所述二进制电容阵列的第三端或所述第二输入信号端连接；所述二进制电容阵列用于在采样阶段，对所述第二输入信号采样。
23.为达上述目的，本技术第二方面实施例提出了一种模数转换器，其包括：如本技术第一方面实施例所述的冗余校准的sar-adc电路。
24.本技术实施例的模数转换器，在开关控制模块建立两种对二进制电容阵列的开关控制机制，通过开关控制模块输出的第一控制信号和第二控制信号，控制二进制电容阵列的工作状态，抬高二进制电容阵列在转换阶段输出的数模转换参考电压，从而避免因参考电压超出冗余校准范围而导致的误差无法校准的问题，以简单易实现的电路结构提高冗余校准的效果。
25.本技术附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本技术的实践了解到。
附图说明
26.本技术上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
27.图1是根据本技术一个实施例的冗余校准的sar-adc电路的结构示意图；
28.图2是根据本技术另一个实施例的冗余校准的sar-adc电路的示意图；
29.图3是根据本技术一个实施例的冗余校准的sar-adc电路的功能结构示意图；
30.图4为本技术应用于4bit单端冗余校准的sar-adc电路的结构图；
31.图5为传统冗余校准的sar-adc电路的结构；
32.图6为传统冗余校准的sar-adc电路的转换过程示意图；
33.图7为另一传统冗余校准的sar-adc电路的转换过程示意图；
34.图8为根据本技术一实施例的4bit单端冗余校准的sar-adc电路的转换过程示意图；
35.图9为根据本技术另一实施例的4bit单端冗余校准的sar-adc电路的转换过程示意图；
36.图10为根据本技术另一实施例的4bit单端冗余校准的sar-adc电路的转换过程示意图；
37.图11为根据本技术另一实施例的4bit单端冗余校准的sar-adc电路的转换过程示意图；
38.图12是根据本技术一个实施例的模数转换器的示意图。
具体实施方式
39.下面详细描述本技术的实施例，实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本技术，而不能理解为对本技术的限制。
40.下面结合附图来描述本技术实施例的冗余校准的sar-adc电路和模数转换器。
41.图1是根据本技术一个实施例的冗余校准的sar-adc电路的结构示意图。
42.如图1所示，本技术实施例的冗余校准的sar-adc电路1具体可包括：二进制电容阵列10、开关控制模块20、比较器a1和采样开关s
sa
。
43.其中，二进制电容阵列10包括第一端、第二端、第三端、第四端、第一控制信号输入端和第二控制信号输入端，第一端接入第一输入信号vin，第二端接入高参考电平vrefp，第三端接入低参考电平vrefn，第四端与比较器a1的负输入端连接，比较器a1的正输入端接入比较器参考电平v
cm
，采样开关s
sa
的第一端与比较器的正输入端连接，采样开关s
sa
的第二端与比较器的负输入端连接，开关控制模块20包括输入端、第一控制端和第二控制端，开关控制模块20的输入端与比较器a1的输出端连接，开关控制模块20的第一控制端与二进制电容阵列10的第一控制信号输入端连接，开关控制模块20的第二控制端与二进制电容阵列10的第二控制信号输入端连接。
44.举例说明，采样开关s
sa
闭合，二进制电容阵列10的第四端接入比较器参考电平v
cm
，开关控制模块20通过第一控制端和第二控制端输出第一控制信号和第二控制信号至二进制电容阵列10，使得二进制电容阵列通过第一端接入第一输入信号vin，从而使得sar-adc 电路1处于采样阶段，对第一输入信号vin进行采样/保持，得到比较器a1的第一正端输入信号vi；采样开关s
sa
断开，sar-adc电路1进入转换阶段，开关控制模块20第一控制端和第二控制端输出第一控制信号和第二控制信号至二进制电容阵列10，控制二进制电容阵列10的工作状态，完成电容转换。其中在对每一个电容进行转换时二进制电容阵列生成数模转
换参考电压v
dac
，参考电压v
dac
作为比较器的第一负端输入信号与第一正端输入信号vi进行比较，生成该电容对应的比较结果。以此完成模数转换的过程。
45.本技术实施例提出的冗余校准的sar-adc电路，包括：二进制电容阵列、开关控制模块、比较器和采样开关s
sa
，二进制电容阵列的第一端接入第一输入信号，二进制电容阵列的第二端接入高参考电平，二进制电容阵列的第三端接入低参考电平，二进制电容阵列的第四端与比较器的负输入端连接；开关控制模块的输入端与比较器的输出端连接，开关控制模块的第一控制端与二进制电容阵列的第一控制信号输入端连接，开关控制模块的第二控制端与二进制电容阵列的第二控制信号输入端连接；比较器的正输入端接入比较器参考电平；采样开关s
sa
的第一端与比较器的正输入端连接，采样开关s
sa
的第二端与比较器的负输入端连接。该电路通过开关控制模块输出的第一控制信号和第二控制信号，控制二进制电容阵列的工作状态，抬高二进制电容阵列在转换阶段输出的数模转换参考电压，从而避免因参考电压超出冗余校准范围而导致的误差无法校准的问题，以简单易实现的电路结构提高冗余校准的效果。
46.下面结合图2-图11来具体说明下冗余校准的sar-adc电路。
47.作为一种可行的实施方式，二进制电容阵列10可以包括基础电容c
base
、冗余电容c
ir
和 n位以二进制关系分布的电容cn。
48.其中，基础电容c
base
的容值为c，电容cn的容值为2nc，n表示电容cn在n位以二进制关系分布的电容中的位数，n＝0～(n-1)。
49.举例说明，如图2所示，n位以二进制关系分布的电容cn为c0......c
i-1
、c
ir
、ci......c
n-1
，其中i＝1～(n-1)，ci表示在n位电容中处于第i位的电容。基础电容c
base
与最低位电容c0的容值均可表示为2℃，基础电容c
base
等价于电容c0，在第n＝i位电容ci和第n＝i-1位电容c
i-1
之间设置冗余电容c
ir
，该电容c
ir
的容值与电容ci的容值相同为2ic，需要说明的是在具体实施中，i的具体数值可根据需要设定，本技术不做限定。
50.如图2所示，电容c
base
、c0......c
i-1、cir
、ci......c
n-1
的上极板与二进制电容阵列10 的第四端连接(即与采样开关s
sa
的第二端和比较器a1的负输入端连接)，电容c0......c
i-1
、 ci......c
n-1
的下极板与二进制电容阵列的第一端或二进制电容阵列的第二端或二进制电容阵列的第三端连接(即电容c0......c
i-1
、ci......c
n-1
的下极板可接入第一输入信号vin或高参考电平vrefp或低参考电平vrefn)，基础电容c
base
的下极板与二进制电容阵列的第一端或二进制电容阵列的第三端连接(即基础电容c
base
的下极板可接入第一输入信号vin或低参考电平vrefn)，冗余电容c
ir
的下极板与二进制电容阵列的第二端或二进制电容阵列的第三端连接(即冗余电容c
ir
的下极板可接入高参考电平vrefp或低参考电平vrefn)。
51.作为一种可行的实施方式，二进制电容阵列10还包括：电容cn对应的开关sn、基础电容c
base
对应的开关s
base
和冗余电容c
ir
对应的开关s
ir
。
52.电容cn的下极板通过开关sn与二进制电容阵列的第一端或二进制电容阵列的第二端或二进制电容阵列的第三端连接；基础电容c
base
的下极板通过开关s
base
与二进制电容阵列的第一端或二进制电容阵列的第三端连接；冗余电容c
ir
的下极板通过开关s
ir
与二进制电容阵列的第二端或二进制电容阵列的第三端连接。
53.其中，开关sn可为单刀三掷开关、开关s
base
和开关s
ir
可为单刀双掷开关。
54.如图2所示，电容c0、......c
i-1
、ci......c
n-1
的下极板对应的接入信号通过单刀三掷开关s0、......s
i-1
、si......s
n-1
在第一输入信号vin、高参考电平vrefp和低参考电平vrefn 之间切换，基础电容c
base
的下极板对应的接入信号通过开关s
base
在第一输入信号vin和低参考电平vrefn之间切换，冗余电容c
ir
的下极板对应的接入信号通过开关s
ir
在高参考电平 vrefp和低参考电平vrefn之间切换。
55.在一些实施例中，开关控制模块20可以包括第一逻辑控制单元201和第二逻辑控制单元202；第一逻辑控制单元201用于通过第一控制端输出除电容c
i-1
对应的开关s
i-1
之外的其他开关sn、开关s
base
和开关s
ir
的第一控制信号，第二逻辑控制单元202的输入端与第一逻辑控制单元连接，用于通过第二控制端输出开关s
i-1
的第二控制信号。
56.作为一种可行的实施方式，第一逻辑控制单元可为sar逻辑控制单元，第二逻辑控制单元可为或门or1或状态机。
57.作为一种可行的实施方式，如图2所示，基于或门or1构建第二逻辑控制单元，通过第二控制端输出第二控制信号，控制电容c
i-1
对应的开关s
i-1
的开关状态，使得电容c
i-1
的下极板在第一输入信号vin、高参考电平vrefp和低参考电平vrefn之间切换。第一逻辑控制单元通过第一控制端输出第一控制信号，控制电容c
base
、c0......c
i-2
、c
ir
、ci......c
n-1
对应的开关s
base
、s0......s
i-2
、s
ir
、si......s
n-1
的状态，使得电容c0......c
i-2
、ci......c
n-1
的下极板对应的接入信号在第一输入信号vin、高参考电平vrefp和低参考电平vrefn之间切换，以及使得c
base
的下极板对应的接入信号在第一输入信号vin和低参考电平vrefn之间切换，以及使得c
ir
的下极板对应的接入信号在高参考电平vrefp和低参考电平vrefn之间切换。
58.冗余校准的sar-adc电路通过采样阶段和转换阶段实现对输入的模拟信号vin数字化的转换，在本技术实施例中，采样开关s
sa
闭合，冗余校准的sar-adc电路进入采样阶段时，开关控制模块20控制开关s
base
、s0......s
i-1
、si......s
n-1
切换至二进制电容10的第一端，以使电容c
base
、c0......c
i-1
、ci......c
n-1
的下极板与第一输入信号vin连接，以及控制开关s
ir
切换至二进制电容阵列10的第三端，以使冗余电容c
ir
的下极板与低参考电平 vrefn连接。此时电容c
base
、c0......c
i-1
、ci......c
n-1
的上极板与比较器参考电平v
cm
连接，下极板与第一输入信号vin连接，作为图3所示的采样/保持电路对第一输入信号vin进行采样，得到比较器a1的第一正端输入信号vi。
59.采样开关s
sa
断开，采样阶段结束，开关控制模块20控制开关s
base
、s0......s
i-1
、si......s
n-1
切换至二进制电容阵列10的第三端，以使电容 c
base
、c0......c
i-1
、ci......c
n-1
的下极板与低参考电平vrefn连接。此时电容 c0......c
i-1
、ci......c
n-1
与冗余电容c
ir
一起作为图3所示的数模转换dac电路开始电容转换，对第一输入信号进行量化即冗余校准的sar-adc电路进入转换阶段。
60.冗余校准的sar-adc电路进入转换阶段，从高位到低位依次对c
n-1
......ci、 c
ir
、c
i-1
......c0进行转换，在c
n-1
......ci、c
ir
、c
i-1
......c0依次进行转换时，第二逻辑控制单元，根据电容c
n-1、cn-1
......c
i+1
的下极板接入信号的状态，控制电容c
i-1
的下极板接入低参考电平和高参考电平：
61.响应于第一逻辑控制单元控制开关s
n-1
、s
n-2
......s
i+1
中至少一个开关切换至二进制电容阵列的第二端，第二逻辑控制单元控制所述开关s
i-1
切换至所述二进制电容阵列的第二端，使得电容c
i-1
的下极板与高参考电平连接；
62.响应于第一逻辑控制单元控制开关s
n-1
、s
n-2
......s
i+1
中每一个开关均切换至二进制电容阵列的第三端，第二逻辑控制单元控制开关s
i-1
切换至二进制电容阵列的第三端，使得电容c
i-1
的下极板与低参考电平连接。
63.对任一位电容cn进行转换的过程如下：将该电容对应的开关从接入低参考电平切换至接入高参考电平，生成本次转换的参考电压v
dac
，v
dac
作为比较器的第一负端输入电压与第一正端输入信号vi进行比较，若vi》＝v
dac
，则比较结果bn为1，反之比较结果bn为0。
64.若比较结果bn为1，开关控制模块10控制开关sn保持接入高参考电平的状态，若比较结果bn为0，开关控制模块10控制开关sn切换至接入低参考电平的状态，至此完成了对任一电容cn的转换，基于上述过程开启下一个电容的转换直至完成对最低位电容c0的转换。
65.对冗余电容c
ir
转换，与对任一电容cn转换的过程相似此处不再赘述。
66.在一些实施例中，开关控制模块20还可以包括输出码计算单元203，用于根据 b0......b
i-1
、b
ir
、bi......b
n-1
生成数字码。
67.以5bit冗余校准的sar-adc电路为例，该电路中冗余电容c
ir
设置在c1和c2之间，第一逻辑控制单元为sar逻辑控制单元，第二逻辑控制单元由或门组成：
68.转换开始之前，sar逻辑控制单元的寄存器中最高位电容c4对应的有效位置1，开关s4接入高参考电平，电容c3、c2、c
2r
、c1、和c0对应的有效位置0，第一控制信号b4b3b2b
2r
b0为10000，或门输出第二控制信号b1为1，开始对电容c4进行转换，若电容c4对应的比较结果b4为1，则最高位电容c4对应的有效位保持，电容c3对应的有效位置1，电容c2、 c
2r
、c1、和c0对应的有效位置0，sar逻辑控制单元输出第一控制信号b4b3b2b
2r
b0为 11000至二进制电容阵列控制开关s4保持接入高参考电平，开关s3接入高参考电平，开关s2、开关s
2r
和开关s0保持接入低参考电平，或门输出第二控制信号b1为1，开关s1保持接入高参考电平，对电容c3进行转换，若电容c3对应的比较结果b3为0，则电容c3对应的有效位置 0，电容c2对应的有效位置1，电容c
2r
、c1、和c0对应的有效位置0，sar逻辑控制单元输出第一控制信号b4b3b2b
2r
b0为10100至二进制电容阵列，或门输出第二控制信号b1为1，开关s4保持接入高参考电平，开关s3接入低参考电平，开关s2接入高参考电平，开关s
2r
和开关s0保持接入低参考电平，开关s1保持接入高参考电平，对电容c2进行转换，以此完成全部电容的转换。其中开关s1对应的第二控制信号b1可以由第一逻辑控制单元将电容 c4、c3、和c1对应的有效位的值d4、d3、和d1输入至或门的输入端后得到的。
69.此外，若电容c4和c3对应的比较结果为0，有效位的值d4和d3为0，在对电容c2转换时，第一控制信号b4b3b2b
2r
b0为00100，而第二控制信号是d4、d3、和d1经过或门得到的，b1为0，开关s1保持接入低参考电平。
70.此外，对电容c1转换时，d1为1，则无论d4和d3取何值，第二控制信号b1为1。
71.本技术实施例的冗余校准的sar-adc电路，本技术实施例提出的冗余校准的 sar-adc电路，包括：二进制电容阵列、开关控制模块、比较器，采样开关s
sa
，二进制电容阵列的第一端接入第一输入信号，二进制电容阵列的第二端接入高参考电平，二进制电容阵列的第三端接入低参考电平，二进制电容阵列的第四端与比较器的负输入端连接；开关控制模块的输入端与比较器的输出端连接，开关控制模块的第一控制端与二进制电容阵列的第一控制信号输入端连接，开关控制模块的第二控制端与二进制电容阵列的第二控制信号输入端连接；比较器的正输入端接入比较器参考电平；采样开关s
sa
的第一端与比较器的正输入端
连接，采样开关s
sa
的第二端与比较器的负输入端连接。本技术在开关控制模块建立两种对二进制电容阵列的开关控制机制，通过开关控制模块输出的第一控制信号和第二控制信号，控制二进制电容阵列的工作状态，抬高二进制电容阵列在转换阶段输出的数模转换参考电压，从而避免因参考电压超出冗余校准范围而导致的误差无法校准的问题，以简单易实现的电路结构提高冗余校准的效果。
72.为清楚的描述本技术冗余校准的sar-adc电路，现以图4为例进行阐述，图4为本技术应用于4bit单端冗余校准的sar-adc电路的结构图。首先为便于理解，在此先介绍如图5所示的传统冗余校准的sar-adc电路的模数转换过程，图6-图7为传统冗余校准的sar-adc电路转换过程示意图，其中纵坐标表示比较器的正端输入信号vi，弯折的连接线表示二进制电容阵列的输出信号v
dac
，即比较器的第一负端输入信号。横坐标表示转换过程，即时间轴。柱形表示的为对每个电容的转换操作。横坐标下面的黑色数字表示比较器的比较结果。纵坐标的顶端表示最后输出码计算单元输出的数字码。图6为处于冗余边缘时的最高位正常转换过程，图7表示最高位电容转换时比较器输出将0误判为1的错误转换过程。
73.以图6的转换过程为例，在采样阶段，开关ssa闭合，所有电容上极板接v
cm
；除了基础电容c
base
和冗余电容c
2r
以外的二进制电容下极板连接vin进行采样；冗余电容c
2r
下极板连接vrefn。第一个转换时，将最高位电容c3接到vrefp，因此此时dac输出为vref/2，其中vref为高参考电平vrefp与低参考电平vrefn的差值，由于vi＜v
dac
(vref/2)，此时比较器输出为0，控制最高位电容c3接回vrefn，并将c2电容接到vrefp，此时dac输出为 vref/4，vi》vdac(vref/4)，则比较器输出1，保持c2电容状态，并将c
2r
电容接到vrefp，此时dac输出为vref/4+vref/4，vi＜v
dac
(vref/4+vref/4)，此时比较器输出为0，控制c
2r
接回vrefn，并将c1电容接到vrefp，dac输出vreff4+vref/8，vi》v
dac
(vreff4+vref/8)，比较器输出1，保持c1电容状态，并将c0电容接到vrefp，dac输出 vref/4+vref/8+vref/16，vi》v
dac
(vref/4+vref/8+vref/16)，比较器输出1，完成转换过程。比较器输出的全部电容转换的结果为01011。从图7可以看出，由于传统冗余校准的sar-adc 的参考电压处于冗余范围的下端，一旦由于dac建立不完全引起误判，该错误将一直延续下去，直到最后输出错误的数字码。
74.现根据图4介绍本技术sar-adc电路的模数转换过程：
75.在采样阶段，开关s
sa
闭合，所有电容上极板接v
cm
；除了冗余电容c
2r
和基础电容c
base
以外的二进制电容下极板连接vin进行采样；冗余电容c
2r
和基础电容c
base
下极板连接vrefn。采样结束，将电容c1的下极板连接到vrefp上，sar-adc自高位向低位依次对二进制电容阵列的电容进行转换，此时每一位电容cn对应的权重为：2nc+21c，相对于图5所示的传统的冗余校准的saradc电路，参考电压vdac抬升了21c/c_total，其中c_total为二进制电容阵列的总电容值。
76.开始电容转换时，c3和c1电容接到vrefp，此时的参考电压v
dac
＝vref/2+vref/8，相比传统的冗余校准的sar-adc，参考电压增加了vref/8，对于原来处于vref/2附近的第一正端输入信号vi来说，只有误差大于vref/8才会出现误判，当转换完第3位电容c3，开始量化第2位c2时，将电容c1的下极板连接到vrefn上，继续从第2位到低位依次对二进制电容阵列的电容进行转换，此时每一位电容cn对应的权重为：2nc，与传统的saradc一样。 c1下极板接到vrefn，c2接到vrefp，v
dac
＝vref/4，对于比较器第一正端输入vi》v
dac
(vref/4)，比较器输出1，保持c2电容状态，并将c
2r
电容接到vrefp，此时dac输出为vref/4+vref/4， vi＜v
dac
(vref/4+vref/4)，此时比较器输出为0，控制c
2r
接回vrefn，并将c1电容接到vrefp， dac输出vref/4+vref/8，vi》v
dac
(vref/4+vref/8)，比较器输出1，保持c1电容状态，并将c0电容接到vrefp，dac输出vref/4+vref/8+vref/16，vi》v
dac
(vref/4+vref/8+vref/16)，比较器输出1，完成转换过程。比较器输出的全部电容转换的结果为01011。全部转换过程结束后，将比较器的比较结果输入到输出码计算单元，进行计算，最后输出adc的数字码。
77.图8-图9为输入vin略低于电容c3转换输出的参考电平(vref/2+vref/8)时候的转换结果。正常情况时候如图8，输出数字为01101，数字转化后恢复为值9。如果出现误判如图 9，第一位输出为1，经过后面的电容转化，得到输出的数字为10001，数字转化后恢复为值9，依然能够得到正确的结果。
78.图10-图11为输入vin略高于电容c3转换输出的参考电平(vref/2+vref/8)时候的转换结果。正常情况时候如图10，输出数字为10010，数字转化后恢复为值10。如果出现误判如图11，第一位输出为0，经过后面的电容转化，得到输出的数字为01110，数字转化后恢复为值10。依然能够得到正确的结果。
79.综上，本技术的冗余校准的sar-adc电路包括：二进制电容阵列，二进制电容阵列的第一端接入第一输入信号，二进制电容阵列的第二端接入高参考电平，二进制电容阵列的第三端接入低参考电平，二进制电容阵列的第四端与比较器的负输入端连接；开关控制模块，开关控制模块的输入端与比较器的输出端连接，开关控制模块的第一控制端与二进制电容阵列的第一控制信号输入端连接，开关控制模块的第二控制端与二进制电容阵列的第二控制信号输入端连接；比较器，比较器的正输入端接入比较器参考电平；采样开关s
sa
，采样开关s
sa
的第一端与比较器的正输入端连接，采样开关s
sa
的第二端与比较器的负输入端连接。本技术在开关控制模块建立两种对二进制电容阵列的开关控制机制，通过开关控制模块输出的第一控制信号和第二控制信号，控制二进制电容阵列的工作状态，抬高二进制电容阵列在转换阶段输出的数模转换参考电压，从而避免因参考电压超出冗余校准范围而导致的误差无法校准的问题，以简单易实现的电路结构提高冗余校准的效果。
80.在上述实施例的基础上，本技术的冗余校准sar-adc电路中二进制电容阵列还可以包括预设数量的第二输入信号端，第二输入信号端用于接入第二输入信号，从而形成多端的冗余校准sar-adc电路，在该电路中电容cn的下极板与二进制电容阵列的第一端或二进制电容阵列的第二端或二进制电容阵列的第三端连接或第二输入信号端连接，基础电容 c
base
的下极板与二进制电容阵列的第一端或二进制电容阵列的第三端或第二输入信号端连接。可以通过开关在第一端和预设数量的第二输入信号端之间切换，通过二进制电容阵列对第一输入信号和多个第二输入信号进行采样和转换。
81.为了实现上述实施例，本技术实施例还提出一种控制器。
82.如图12所示，本技术实施例提出的控制器120具体可包括：上述任一实施例所示的冗余校准的sar-adc电路1。
83.本技术实施例的控制器，在开关控制模块建立两种对二进制电容阵列的开关控制机制，通过开关控制模块输出的第一控制信号和第二控制信号，控制二进制电容阵列的工作状态，抬高二进制电容阵列在转换阶段输出的数模转换参考电压，从而避免因参考电压超出冗余校准范围而导致的误差无法校准的问题，以简单易实现的电路结构提高冗余校准的效果。
84.此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本技术的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
85.在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本技术的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
86.尽管上面已经示出和描述了本技术的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本技术的限制，本领域的普通技术人员在本技术的范围内可以对上述实施例进行变化、修改、替换和变型。